逍客X方向时钟gmii,  FPGA内嵌收发器也正是以太网中的PHY晶片

 4 Comma Alignment and
Equalization 

  前导码、帧头符以至FCS在TX方向被MAC增加,在陆风X8X动向被去除。选拔端MAC逻辑会将SFD作为接受帧初始时刻。

  再来看下顶层文件中关于原语的行使:

  本例只行使一个数据通道,此页保持默许配置,不做改过。

  Pad域用来保险前导码和SFD之后的大器晚成对长度在64byte之上,也正是作保pad+data≥46byte。当data≥46byte时,无需pad域。

  IBUFDS是差分时限信号输入缓冲器,用来将差分功率信号变成单端随机信号。而BUFG是大局缓冲,其出口达到FPGA内部CLB
IOB RAM的石英钟延迟和震憾是细微的,进而使系统办事稳固性。

  GTP有几个参谋石英钟输入端口,经差分-单端转变后通过三个PLL发生收发器发送和接到机械钟。若TX和PAJEROX线速率意气风发致选取同四个PLL发生机械钟,不然供给选择三个例外的PLL。开垦板中差分晶振连接GTPREFCLK0,且收发速率相仿,故PLL
Selection TX和WranglerX均接纳PLL0,TX Clock
Source选择REFCLK0。这里小编利用到五个收发器,依照开采板原理图和数目手册选取GTP_X0Y4和GTP_X0Y5.最后使能收发器内部的PRBS生成器和检查测量检验器,便于测量检验了链路质量。

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2.以太网球协会议正式

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  模块划分和接口定义实现后,发轫写RTL代码。后续以发送方向为例,完毕代码设计、行为仿真、时序约束及STA、板级调节和测验。

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1.
刨除gen和check逻辑块,并将用户数量端口开放到工程顶层;

  GTP收发器内处带宽独有2byte,而GTX等速率更加高的收发器是4byte,此处外界数据接口位宽选取32bit保险中期收发器使用部分的资历也适用于GTX等收发器。编码形式采集样板8B/10B编码,那是个相比根本的定义。这一编码情势最根本的目标是“直流电平衡”,即依照特定的编码表完成数量传输进程中比特“0”和比特“1”的数量基本生龙活虎致,且缩小连0和连1的情景。编码后的数码流具备非常多的跳变,有帮忙选用端时钟数据恢复生机(CD揽胜)。DRP/System
Clock
Frequency是动态重配置或系统工作时钟,通过DRP可以让设计者依照所选线速率和概念的协商实时调度收发器参数,本人从未行使,新手就毫无碰了。系统石英钟采取100MHz,可透过外界PLL
IP核发生。

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  最后,为保险最大旨的通讯作用,还需做三件事:

  发送通道有多少个相互石英钟域:XCLK和TXUSRCLK。依据文书档案表明要有限支撑数据准确传输,必得运用TX
Buffer或然TX Phase Alignment。缺省气象下利用TX
Buffer较为牢固且轻松,但比较之下前面一个延迟较高。轻易利用中选拔Buffer就能够,由此本例中TX
Buffer和福特ExplorerX Buffer均选中。

  MAC层的意义正是“成帧解帧”,接下去翻看以太网数据帧结构和准则。

   顶层文件下富含了gtp
ip核系统顶层文件、frame_gen以及frame_check三类模块。frame_gen和frame_check用于测量试验进程中的数据包发生和抽出检验(由于自家在构造IP核时使能了三个通道,因而工程中有两组frame_gen和frame_check模块),gen模块读发送样式,check模块则将选拔到多少与本地存款和储蓄样式相比较,进而判别数据传输是还是不是科学。上面截取后生可畏段gen模块内代码:

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  此处使用较轻易的螺旋霉素II接口,接口列表及评释如下:

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  上面的奥迪Q5X
Equalization是收发器自带的抽取均衡器,用来补充由于大意信道中的高频衰减引起的功率信号损害,能够经过DRP动态调解,保持暗许。

  MAC内部设计布局能够参照Altera的以太网MAC
IP核,可以知道里面首要由发送和选拔处理逻辑、缓存部分、配置与总括以至MDIO调节模块五有个别组成。

  发掘gen模块是通过系统函数$readmem读取gt_rom_init_tx.dat文件来开头化rom,发送数据则直接从rom中读取。即使如此$readmem和initial是不可综合语句,但其功能与.mif文件初步化ROM
IP核是相似的。
check模块与gen模块相仿,但有一些比较值得借鉴。

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1.GMII接口

2.
接受端客户侧例化数据重对齐模块保障接收准确;

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  当收发两端的机械钟频率现身细微偏差,持续意气风发段时间后会招致频率相当的慢的一方缓存溢出。这时候超慢一方需求告诉另一方暂停风度翩翩段时间发送数据包以减轻小编缓存压力。“告诉”这一动作通过发送钦定调整帧完毕。

  d0’代表上贰个数码的最低字节部分。别的错位景况的重对齐情势同理,现在看下check模块中遵照sel时域信号对接受数据重对齐的逻辑。

  采取通道中相仿有五个机械钟域:从CD智跑苏醒出的XCLK和接到通道工作挂钟ENCOREXUSRCLK。途睿欧X通道接纳奥迪Q5X
Elastic
Buffer来桥接两石英钟域,但鉴于相互细微的分歧会使缓存变空或溢出。为此引进时钟纠正,在发送端周期性发送一些特殊字符,选取端在弹性缓存快满时去除那些字符,快空时复制那个字符进而确认保证缓存内数据维持动态平衡的景况。

  数据在石英钟回升沿采集样板,由此TX端可在时钟下落沿更新数据,GL450X端石英钟上涨沿选取数据就可以。

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  这里要引进comma码的概念。8B/10B编码表中有13个调整字符,以大写字母K起首,用于一些垄断(monopoly卡塔尔效果。K码中的comma码用于选用端石英钟校准和数码对齐,K28.5(对应客户数量为16’hbc)最为分布。因为数量在链路中以串市场价格势传输,所以接受端必得对其开展串并转移。在这里后生可畏经过中,由于不能够直接找到串行比特流中的每一个数据的参天位或低于位比特,就算已知并行数据位宽也无法左右逢源调换来与发送端后生可畏致的相互数据。看下user
guide中暗中表示图你就精晓了:

3.流量决定高级话题

  遵照上面包车型大巴笺注能够看出,这一个IP核在采纳32bit顾客数量位宽时,会生出错位现象。由此发送数据时持有comma码要放在32bit数额五个字节的如出豆蔻梢头辙字节中,最普及的是均位居最低字节,那样选用端能够依赖调整字提示频限信号为1的职位搜索错位意况,进而读数据进行重新对齐。例如当rxctrl
== 4’b1000,则错误情状和重对齐情势如下:

  小编用的是Atrix-7连串FPGA微芯片,只好选择速率十分的低的GTP
收发器,所以类型不也许取舍。GTP收发器在自家那么些微芯片中最高线速率可达6.6Gbps,具体最大数值会依照器件速度等级和包裹有所不相同,读者可自动查阅Data
Sheet。超多Xilinx IP核都有Shared
Logic,作者精通是一些录取的有的,当五个地点须求用到这几个财富时,将其放置在example
design中得以节约硬件能源。

4.种类规划

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  先定义MAC接口:客户侧满含发送数据通道,选择数据通道以至事件总计通道。PHY集成电路侧相像有发送通道
选取通道和MDIO管理通道。客户侧数据位宽32bit,PHY微芯片侧位宽8bit。

3.
例化PLL发生100MHz石英钟连续信号作为GTP子系统办事石英钟;

2 Line Rate,RefClk Selection

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  可以看注重对齐方式与刚刚讲的诀要生机勃勃致。由此当测量检验停止后,去除frame_gen和frame_check模块并将gt数据端口开放到顶层后,选拔端客户侧也要有像样的逻辑幸免数据错位。

  那意气风发页的作用就比较高端了,说真话我不会。有需求利用PCIE的心上人能够关心下,那个纵然比较复杂,但找专门的工作只怕很有优势的,非常多招徕约请必要中都有写!此处只把最上边包车型客车PRBS相关端口接受上,便于测量检验用处。

  关于长度/类型字段早先全体谈起,Ethernet
II帧长度/类型域解释为上层左券项目(字段值大于等于1536,即十一进制的0x0600),而IEEE802.3相符地点是长度字段(字段值小于等于1500,即十九进制的0x05DC)。若为EthernetII帧,选择端MAC不做拍卖。若为IEEE802.3帧,MAC则检查实验帧长度是或不是与该字段相配,并在需要时去除pad域。

  上风流倜傥篇7精彩纷呈收发器博文化教育授了GTP
IP核的主干配置,本文继续解析哪些将它接收起来。生成IP核后张开example
design,先看看工程中含有的公文布局。

  只想说一句:终于结束了!那是自己见过最辛劳的IP核,没有之生机勃勃!看下计算页,USRCLK的机械钟频率是USRCLK2的2倍,那是因为收发器内部通道数据位宽仅是表面接口位宽的二分之后生可畏,由此频率必得附加风流洒脱倍技巧保障数据来得及管理。能够点OK了。本文对GTP
IP核的配备做了简要解析和小结,仅适用于新手。本身也在就学中,有不妥之处请在评价中指教。

  TX方向石英钟tx_mac_aclk由FPGA给出,PAJEROX方向石英钟gmii_rx_clk由PHY集成电路经过内部CD中华V模块从接纳数据中还原出来,石英钟频率均为125MHz。TX和HuracánX方向为主均由五个非数字信号结合:d
en/dv er。查看开垦板上运用的以太网PHY微电路RTL8211EG-VB datasheet中AC
Characteristics:

     

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  IEEE
802.3-2010鲜明,以太网帧间距为96-bit时间以上。对于千兆网来讲,t =
Tbit*96 = (1/1000*1000*1000)*96s = 96ns。

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  FCS接纳CRC32,多项式为:

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  此中mac control
parameters代表对方暂停的小运单位个数,在千兆网中若该数量为1则意味对方需暂停发送数据包512ns。当一方缓存将在溢出,则发送暂停帧。若那时正值发送数据帧,则等待近些日子帧发送完毕。选拔方收到pause帧后,依次检查测量试验指标地址及类型域,若指标地点为多播地址(01-80-c2-00-00-01)且符合pause帧操作码,则提取调控参数数值并由此拉低发送侧rdy时限信号来行车制动器踏板发送。

6 CB and CC Sequence

  上篇该种类博文中通过MDIO接口落实了PHY集成电路的情况检验,验证其已处于1000M
全双工专门的职业格局。在陈设MAC逻辑早前,要先清楚MAC与PHY之间的接口以致以太网球组织议细节,那样才具保险网络的包容性。本文内容多来自Xilinx官方文书档案pg051
tri-mode-eth-mac.

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  选用端MAC会检查测量试验每种帧的FCS值,借使接受FCS错误,则MAC提醒给上层客户选择到三个错误帧。

  那豆蔻梢头页比较重大。高速收发器援助三种规范协议,能够选用二个标准协议,那样继续的选项均已布置好了,然后依据本身的须要变动。此处接收Aurora
8b10b single lane
4byte。收发器发送和抽取通道互相独立,能够选用不一致的线速率和编码格式,此处均选取三个广大的相当低速率3.125Gbps用于效率验证,参谋石英钟为125M。注意参谋机械钟为收发器输入时钟,频率必需与开荒板上为GTP提供石英钟的晶振意气风发致。官方文档中关于外界参照他事他说加以考查石英钟使用暗暗表示图如下:

  第三个根本的一些正是Synchronization
and Clocking。查看ug482相关部分:

  TXUSERCLK的石英钟源只可以是由参考挂钟驱动的TXOUTCLK,而TiguanXUSERCLK的手表源接纳根据具体景况而定:

  Xilinx收发器IP核扶持通道绑定,将三个收发器通道“绑定”成三个速率更加高的传输通道,利用FIFO消释其间的延时不明明。Clock
correction是终极多个主要的点。先来拜访福睿斯X通道的组织和弹性缓存概念。

7 Summary

1 GT Selection:

3 Encoding and Clocking 

  FPGA内嵌收发器相当于以太网中的PHY集成电路,但越来越灵敏更便捷,线速率也在乘胜FPGA晶片的开垦进取升高。本文对7多种FPGA内部高速收发器GTP
IP核的配置和接纳做些简单的总计,以备后续回想重用。本文是本身在读ug482 pg168 合乌克兰语档和有个别互联网财富后的大器晚成对个人见解,希望对有亟待的心上人有所扶植。大家来逐页剖析下IP核配置先河中内容:

  简单的讲正是,当使用同二个晶振作为发送器和选择器参谋机械钟源时,TXOUTCLK能够驱动景逸SUVXUSRCLK;当使用不一样晶振时,若使能clock
correction技艺够用TXOUTCLK驱动MuranoXUSRCLK,不然要运用奇骏XOUTCLK驱动。这里保持暗中认可均采纳TXOUTCLK驱动TXUSRCLK和SportageXUSRCLK。

5 PCIE,SATA,PRBS

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